近幾十年來，隨著微電子技術(shù)的發(fā)展，高性能、小外形、低成本的電子產(chǎn)品已成為市場(chǎng)的基本需求。集成電路上可容納元器件的數(shù)目是符合摩爾定律預(yù)測(cè)的。但是近年來傳統(tǒng)的集成電路增長趨勢(shì)開始和摩爾定律的理想模型出現(xiàn)了差別。隨著手機(jī)和各種電子產(chǎn)品的快 速發(fā)展，芯片的功能也越來越復(fù)雜，芯片上集成晶體管的數(shù)目也隨著越來越多，同時(shí)也引起了集成電路體積的增大和功耗增高。當(dāng)晶體管的柵極長度和氧化層厚度都接近物理極限的時(shí)候，二維集成最終將走到道路的盡頭。

 

　　遵循摩爾定律的三維集成技術(shù)可以作為解決上述問題的方案。晶圓鍵合機(jī)三維集成方法的概念是基于集成電路的新位置：Z軸。這意味著晶片位置不再局限于X-Y二維平面上了。因此，我們可以實(shí)現(xiàn)更大密度的集成電路堆疊，以縮短互連，也減少了可見表面，從而縮小晶片的尺寸和提高晶片的效率，進(jìn)而提高了應(yīng)用范圍。此外，晶圓鍵合機(jī)三維集成方案可以結(jié)合不同的集成電路本身的較佳工藝，避免了效率低和產(chǎn)量低的問題。

 

　　下面介紹了幾種不同的晶圓類型和堆疊方式，以及三維集成所面對(duì)的測(cè)試方法、可靠性、材料選擇等挑戰(zhàn)。

 

　　類型：

　　1、體硅。體硅是晶圓鍵合機(jī)三維集成中常用的晶圓類材料。原因不只在它的成本，還有成熟的制作過程。即使當(dāng)其他種類的晶片被用作頂部晶片時(shí)，底部晶片通常仍然是體硅晶片。

　　2、絕緣硅（SOI）。SOI晶片表面具有覆蓋的氧化層，可以被均勻地減薄，因?yàn)檠趸瘜悠鸬阶璧K蝕刻的作用。蝕刻過程可采用機(jī)械研磨、濕法刻蝕、干法刻蝕。最重要的是，因?yàn)樽罱K的厚度可以均勻地減薄，使用SOI可以實(shí)現(xiàn)高密度的三維集成。SOI結(jié)構(gòu)可有效的避免閂鎖現(xiàn)象。然而，堆疊結(jié)構(gòu)的防靜電能力可能會(huì)降低，并且密集的設(shè)備層還有潛在的散熱問題。

　　3、玻璃。在三維集成中的玻璃晶圓通常用于放置頂部晶片。因此，用于此目的的玻璃晶圓稱為載體晶圓。當(dāng)玻璃暫時(shí)附著頂部晶圓時(shí)，可以對(duì)頂部晶圓的襯底減薄。在被減薄后的晶圓鍵合在底部晶圓后，移除玻璃。玻璃晶圓的透明特性也為良好的鍵合結(jié)果提供了幫助。對(duì)于各種類型的晶圓堆疊，我們應(yīng)該注意到，如果任何帶電體接觸或甚至接近晶圓，晶圓都可能會(huì)產(chǎn)生感應(yīng)電荷。在兩個(gè)晶圓的堆疊過程中，只要一個(gè)晶片充電，靜電放電事件都有可能發(fā)生。

 

　　堆疊方式：

　　根據(jù)兩晶片堆疊方向，分為兩種不同的堆疊晶片方式：面對(duì)面和面對(duì)背。晶片堆疊方向的影響是非常巨大的，將會(huì)影響到電路的對(duì)稱性，制造的難度，電容的互連等方面。這兩種堆疊方法均已被應(yīng)用在三維集成應(yīng)用中。甚至兩種堆疊方法的共同使用也是存在的。

　　1、面對(duì)面堆疊法。對(duì)此類型晶片來說，兩個(gè)晶片的金屬層（面部）通過TSV相連在電路中。從制造技術(shù)的角度來看，這種集成方式易于投 入應(yīng)用，并且不需要額外的處理晶片。但是需要考慮到晶圓到晶圓的對(duì)稱性問題。這意味著在設(shè)計(jì)頂部晶片時(shí)，需要對(duì)電路進(jìn)行鏡像操作。同時(shí)，還要考慮到兩個(gè)晶片的對(duì)稱性和對(duì)準(zhǔn)的位置。

　　2、面對(duì)背堆疊法。面對(duì)背型晶圓，一個(gè)晶片的金屬層（面部）通過TSV和另一個(gè)晶片的襯底（背部）相連，上面的晶圓應(yīng)減薄。與面對(duì)面型相比，這種方法增加了過程的復(fù)雜性。然而，晶圓到晶圓的對(duì)稱性問題就不存在了。而且需要處理的晶片是顯而易見的，并且晶圓也足夠薄，校準(zhǔn)過程變得容易得多。

　　由以上介紹可知，先通孔工藝和后通孔工藝有著各自的特點(diǎn)，所以在實(shí)際電路集成過程中，要根據(jù)不同的需求合理地選擇堆疊方式。

 

　　三維集成的優(yōu)勢(shì)和挑戰(zhàn)

　　不同于傳統(tǒng)的二維封裝技術(shù)，晶圓鍵合機(jī)三維集成提供了更多的優(yōu)勢(shì)，包括：

　　1、多個(gè)不同器件在垂直方向相互連接，縮短互連，也減少了可見表面，從而縮小晶片的尺寸，增大了集成密度；

　　2、各芯片之間連線的縮短，加快了芯片處理速度；

　　3、低阻容帶來的低功耗和更高的運(yùn)行速度；

　　4、整體尺寸小，降低了集成成本。然而，高集成密度帶來的散熱問題、對(duì)齊方式、材料的選擇、三維設(shè)計(jì)CAD工具、設(shè)計(jì)和測(cè)試方法等挑戰(zhàn)，仍然需要克服。